MADRID 19 jun. (Portaltic/EP) -
A Samsung apresentou uma nova arquitetura de transistores verticais com a qual busca superar o problema de densidade apresentado pelas opções bidimensionais e impulsionar o desempenho dos chips.
Os fabricantes de chips enfrentam o desafio de projetar componentes cada vez menores, mas que ofereçam mais potência e sejam mais eficientes — um objetivo limitado não apenas pelo tamanho dos transistores individuais, mas também pela forma como eles se organizam e se conectam entre si.
O FET empilhado em 3D é uma nova arquitetura de transistor que evolui diretamente da arquitetura GAA, na qual a Samsung vê “o futuro dos semicondutores lógicos”, devido à sua capacidade de aumentar a densidade por meio de um empilhamento vertical, em três dimensões.
Ao contrário dos projetos que colocam os transistores p (positivo) e n (negativo) lado a lado no mesmo plano para controlar o fluxo de eletricidade, o FET empilhado em 3D empilha verticalmente os dois tipos de transistor, o que “permite integrar mais transistores no mesmo espaço”, conforme explica a Samsung em uma pesquisa divulgada em sua página sobre semicondutores.
Essa proposta é uma evolução da arquitetura de estruturas de porta envolvente (GAA), que utiliza canais de nanofolhas que podem ser formados em múltiplas camadas. Nos FETs empilhados em 3D, os canais são empilhados e controlados verticalmente.
No entanto, essa arquitetura tridimensional enfrenta uma série de desafios, pois, para que seja eficaz, não basta empilhar os canais uns sobre os outros. A Samsung explica que é preciso garantir vias de condução de corrente suficientes, algo que foi resolvido com a implementação de canais de nanofolhas empilhados em três camadas tanto em transistores do tipo n quanto do tipo p, o que “pode manter a largura efetiva do canal mesmo dentro de um espaço muito compacto”.
Além disso, as múltiplas camadas de canais devem ser formadas de maneira uniforme e com alta qualidade cristalina, pois qualquer variação entre as camadas, por menor que seja, pode causar um fluxo de corrente não uniforme. Nesse sentido, a Samsung otimizou o processo de crescimento epitaxial para obter canais de nanofolhas altamente uniformes e sem defeitos ao longo das múltiplas camadas empilhadas.
O terceiro desafio é o isolamento elétrico dos transistores superior e inferior para evitar interações elétricas indesejadas. A empresa optou por uma camada de isolamento dielétrico intermediário (MDI).
Os trabalhos sobre a arquitetura do FET empilhado em 3D foram apresentados esta semana no VLSI Symposium 2026, com uma primeira demonstração de um FET empilhado em 3D com um passo de porta de 42 nm que, para a Samsung, “fornece evidências de que os FETs empilhados em 3D estão se tornando uma tecnologia viável para os dispositivos lógicos da próxima geração”.
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